https://doi.org/10.8080/1020220035091
| 출원번호 | 10-2022-0035091 | 출원인 | 충북대학교 산학협력단 |
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| 출원일자 | 2022.03.22 | 출원상태 | 등록 |
| 공개번호 | 10-2023-0137562 | 공고일자 | 2024.03.25 |
| 등록번호 | 10-2651185 | 등록일자 | 2024.03.21 |
| 패밀리특허 | - | ||
| 요약서 | 본 발명은 나노시트 반도체 소자에 관한 것으로서, 기판 상에 실리콘 소재의 1층 채널, 2층 채널, 3층 채널의 3 개의 채널을 포함하고 있는 나노시트 반도체 소자에서, 각 채널 주위를 감싸고 있는 제1 절연층, 상기 제1 절연층을 감싸고 있는 제2 절연층 및 상기 제2 절연층을 감싸고 있는 게이트 전극을 포함하며, 각 나노시트 반도체 소자를 분리하기 위해, 나노시트 반도체 소자 사이에 형성된 STI(Shallow Trench Isolation)가 구비되고, 상기 STI는 나노시트 반도체 소자 사이에서 중앙이 함몰된 부위인 함몰부가 형성된다. 본 발명에 의하면, 나노시트 반도체 소자에서 소자 사이를 분리하는 STI의 두께를 감소시키는 구조를 제안함으로써, 기생채널에 의한 누설전류를 감소시킬 수 있는 효과가 있다. |
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